⑴ 南京哪里可以上xilinx FPGA培训班具体还有几个问题见内。
依元素公司在南京有培训班，但一年似乎就一二次。
具体时间要看他们网站的安排。
软件C语言的很少见，verilog的比较多
EDK SDK的班倒是有 SOC的嘛
有免费的。
⑵ 如何在Xilinx ISE中使用TCL提高工作效率
使用TCL脚本可以极大地提高ISE的工作效率，省去了很多手动的鼠标点击，你只要编辑好相关的Verilog/VHDL源文件和UCF文件即可，然后运行一下.tcl文件就可以等着看结果了。下面简要说明：
第一步：新建工程文件夹，将编写好的Verilog/VHDL源文件和UCF文件及TCL文件（编写方法见下文）放入文件夹中
第二步：打开ISE，单击ISE信息提示栏中的Tcl Console，在Command栏键入pwd，查看当前目录，然后键入cd命令进入到你新建的工程文件夹，例如：cd D:/new
第三步：运行tcl脚本文件，键入source new.tcl（假设你的.tcl文件名为new.tcl），剩下的工作就是等待了，脚本运行完后会生成bit文件
下面大致讲一下Xilinx下tcl脚本文件的编写，首先新建一个文本文件，保存为.tcl格式，将下面的内容复制进文本文件，照着修改就行了
要深入学习TCL建议看Xilinx的相关文档，还有华为TCL培训教程等
project new my_proj1.ise;# 新建工程
project set family spartan3e;# 选择器件
project set device xc3s500e
project set package fg320 project set speed -4
⑶ Xilinx PlanAhead是什么
下面摘了PlanAhead培训教程的前面介绍部分，PlanAhead在ISE11.1以后的版本都已经内嵌ISE，在P&D步骤后就可以打开。这时PlanAhead引入的是ncd网表文件，可以看工程在FPGA布局布线情况，如果时序分析不好，可以给关键路径划分Pblock优先布局布线，从而达到时序要求。同样，PlanAhead还可以引入ucf等文件在IO分配时给出参考。具体的介绍可以去xilinx网站下载userguide。
The PlanAhead™ software is a design analysis and visualization tool. The tool sits between synthesis and implementation. Any commercially available synthesized EDIF and UCF can be used as input.
It also outputs EDIF and UCF for implementation. Once implemented, the results can be imported into the PlanAhead software for further analysis and floorplanning. No Xilinx ISE software tools need to be run prior to starting the PlanAhead software.
Some designers do not even floorplan. They use the PlanAhead software to analyze implementation results. With this physical information, they can understand what RTL changes may be needed to meet the design objectives.
⑷ vivado里怎么更改端口的驱动能力
在XDC文件中添加约束：set_property
DRIVE
16
[get_ports
{A4sin3}]
“16”可以改成
<2
4
6
8
12
16
24>
单位是mA