⑴ 南京哪裡可以上xilinx FPGA培訓班具體還有幾個問題見內。
依元素公司在南京有培訓班，但一年似乎就一二次。
具體時間要看他們網站的安排。
軟體C語言的很少見，verilog的比較多
EDK SDK的班倒是有 SOC的嘛
有免費的。
⑵ 如何在Xilinx ISE中使用TCL提高工作效率
使用TCL腳本可以極大地提高ISE的工作效率，省去了很多手動的滑鼠點擊，你只要編輯好相關的Verilog/VHDL源文件和UCF文件即可，然後運行一下.tcl文件就可以等著看結果了。下面簡要說明：
第一步：新建工程文件夾，將編寫好的Verilog/VHDL源文件和UCF文件及TCL文件（編寫方法見下文）放入文件夾中
第二步：打開ISE，單擊ISE信息提示欄中的Tcl Console，在Command欄鍵入pwd，查看當前目錄，然後鍵入cd命令進入到你新建的工程文件夾，例如：cd D:/new
第三步：運行tcl腳本文件，鍵入source new.tcl（假設你的.tcl文件名為new.tcl），剩下的工作就是等待了，腳本運行完後會生成bit文件
下面大致講一下Xilinx下tcl腳本文件的編寫，首先新建一個文本文件，保存為.tcl格式，將下面的內容復制進文本文件，照著修改就行了
要深入學習TCL建議看Xilinx的相關文檔，還有華為TCL培訓教程等
project new my_proj1.ise;# 新建工程
project set family spartan3e;# 選擇器件
project set device xc3s500e
project set package fg320 project set speed -4
⑶ Xilinx PlanAhead是什麼
下面摘了PlanAhead培訓教程的前面介紹部分，PlanAhead在ISE11.1以後的版本都已經內嵌ISE，在P&D步驟後就可以打開。這時PlanAhead引入的是ncd網表文件，可以看工程在FPGA布局布線情況，如果時序分析不好，可以給關鍵路徑劃分Pblock優先布局布線，從而達到時序要求。同樣，PlanAhead還可以引入ucf等文件在IO分配時給出參考。具體的介紹可以去xilinx網站下載userguide。
The PlanAhead™ software is a design analysis and visualization tool. The tool sits between synthesis and implementation. Any commercially available synthesized EDIF and UCF can be used as input.
It also outputs EDIF and UCF for implementation. Once implemented, the results can be imported into the PlanAhead software for further analysis and floorplanning. No Xilinx ISE software tools need to be run prior to starting the PlanAhead software.
Some designers do not even floorplan. They use the PlanAhead software to analyze implementation results. With this physical information, they can understand what RTL changes may be needed to meet the design objectives.
⑷ vivado里怎麼更改埠的驅動能力
在XDC文件中添加約束：set_property
DRIVE
16
[get_ports
{A4sin3}]
「16」可以改成
<2
4
6
8
12
16
24>
單位是mA